Autor: MiW (miw_at_zeus.polsl.gliwice.pl)
Data: Tue 25 Nov 2003 - 21:43:35 MET
> Ale z tego, co zrozumiałem z lektury opisu działania cache,
> przy n ścieżkach asocjacji można odwzorować w cache (o pojemności
> m B) n obszarów pamięci (o rozmiarze m/n B), z których każdy
> obsługuje (m/n)/32 linii po 32 B. Linie nie mogą występować
> luzem i nawet, jeśli nie są używane, są na sztywno przypisane
> adresom fizycznym w ramach danej ścieżki asocjacji.
Linie nie moga wystepowac luzem tylko w rozumieniu pamieci operacyjnej i
odczytu/zapisu (wtedy operuje sie na wiekszych jednostkach). Natomiast cache
jest ukladem, ktory lezy duzo blizej jadra procesora i dziala wlasnie na
pojedynczych liniach i indywidualnie je sobie 'adresuje'.
Czy ma 32B... Moze. Nie znalazlem w moich materialach struktury cache'a AMD
Athlon i wyzej (gdzies mialem ;-) ). Na pewno 32B mial 486 :))) - to
znalazlem. Mial tez zreszta 4-way ass. i w sumie 32kB chyba.
Pamietalem skad inad, ze wieksze komputry (tzw. HPC) maja do 128B
(najczesciej 64B), wiec zalozylem, ze PCet nie bedzie mial :)
A co do N-way-ow (formalna nazwa: wielosciezkowe odwzorowanie asocjacyjne...
tragedia ;-P ), to jesli by to mialo byc 2/4 sciezki, to na pewno 4 sa
lepsze, ale przy 4/8 to juz sie zastanawiam. Przy 8/16 juz na pewno wolalbym
8 :)
Oczywiscie wszystko dla tego samego rozmiaru cache'a.
Nawiasem... Kiedys byly plyty, ktore potrafily cache'owac np do 64MB pamieci
(Intel VX... ?), chociaz adresowaly wiecej. Bralo sie to stad, ze mialy
mniej tzw. Tag-RAMu, czyli wlasnie pamieci, w ktorej zapisywane sa wlasciwe
adresy linii ('asocjacje'). W tym momencie rozszerzenie samego cache'u
(takim smiesznym zlaczem... podobnym troche do DIMMa - nie pamietam jak sie
to nazywalo) nic nie dawalo.
-- pzdr. MiW
To archiwum zostało wygenerowane przez hypermail 2.1.7 : Wed 19 May 2004 - 11:44:20 MET DST