Autor: MaraBut (martys_at_friko.onet.pl)
Data: Wed 16 Jun 1999 - 14:21:03 MET DST
Wojciech Stec wrote:
>> cos mi to wyglada na waskie gardlo
>> a jak to wyglada dla Celeron na magistrali 66MHz i 83MHz
>
>
> Na Celeronie 366 PPGA, plyta Shuttle HOT 681, intel BX
> 64MB SDRAM DIMM, FSB 66MHz, Sandra 99 wyglada
> to nastepujaco:
> Assignment 165 MB/s
> Scaling 153 MB/s
> Addition 159 MB/s
> Triad 160 MB/s
>
> Czyli jest duzo szybciej, moze ktos poda dla Cel 300A_at_450.
> Z mojego doswiadczenia wynika ze plyty na VIA Apollo Pro
> przy magistrali FSB 66MHz, Cel 300_at_300 osiagaja kolo
> 120 MB/s w powyzszym tescie.
>
Witam !
Osobiscie podejrzewam organizację dostępu do pamięci - chipsety dla PII mają
podwojoną szerokość szyny danych, co daje około dwukrotne przyspieszenie
transmisji chipset<->pamięć, z kolei wolniejsza jest (dla Celerona)
transmisja cache<-> chipset z powodu mniejszej częstotliwości taktowania
FSB. Ewentualnie niech mnie poprawi ktoś ze znawców problemu ;-)
AFAIK VIA MVP3 pod tym względem odpowiada raczej TX owi Intela - widać to po
przykładowych wynikach w Sandrze.
W każdym razie taka teoria daje wyniki zgodne z rzeczywistością :-)))
Policzmy:
- mój wynik : 130
- skalowanie zegara FSB : 66/112=0.59
- skalowanie szerokości szyny : 2
Ostatecznie : spodziewany indeks : 130 * 0.59 * 2 = 153.4
To niezła zgodność, prawda ?
A co do wąskiego gardła... nie ma co oczekiwać cudów - w końcu Super7 to
dalej Socket7 tyle, że ze zwiększoną częstotliwością pracy, architektura
jest ta sama co kiedyś, a i wtedy nie była lepsza od np. TX'a (w każdym
razie pod względem prędkości ;-).
Aha, sprawdziłem też wpływ mnoznika na wynik : zmiana z 3.5x112 na 3x112
powoduje spadek do 122..125 czyli niezbyt duży. Wynikałoby z tego, że
korkuje się magistrala L2cache<->chipset<->RAM. Jak ktoś ma czas niech
ewentualnie sprawdzi jaki efekt daje zmiana taktowania pamięci i/lub FSB. I
sorry za chochlika w poprzednim poscie - mój procek chodzi na 3.5x112 :-))))
Pozdrawiam
MaraBut
To archiwum zostało wygenerowane przez hypermail 2.1.7 : Tue 18 May 2004 - 18:37:32 MET DST