Autor: Grzegorz Szyszlo (ZNIK_at_avalon.wbc.lublin.pl)
Data: Mon 26 Feb 1996 - 21:14:13 MET
laskaje_at_ctrvax.vanderbilt.edu (Jurek) wrote:
>piotras_at_zeus.polsl.gliwice.pl (Piotr Auksztulewicz) wrote:
>
>
>>Nie mam szczegolowych danych o Pentium, ale sadza ze tak. Nie wiem czy
>>pamietasz, ale 486 ma 4 sygnaly wyjsciowe BE0 - BE3 wlaczajace poszczegolne
>>cwiartki magistrali danych, a linie adresowe sa od A2 do A31 (nie ma A0, A1).
>
>Mechanizm, o ktorym piszesz pozwala na dostep do wybaranych 8/16/32
>bajtow w sytuacji, gdy _procesor_ widzi taka potrzebe. Ale jak mu sie
>zachce 32 bitow to wystawia wszystkie (BE0 - BE3) i nie pyta, czy
>pamiec sobie z tym poradzi.
pudlo. faktycznie sa 4ry wyjscia, ale sa tez wejscia dzieki ktorym
na sile daje sie zawezyc obszar adresowania. dzieki temu proc. nie wysyla
wszystkiego naraz. taka sytuacja ma miejsce przy adresowaniu kart
dodatkowych, ktore maja wlasny ram. przyklad ? karta hercules (taki
niegdys popularny klon MDA lecz z grafika). jakim cudem powiedzmy
taki 486 moze sie 'nie martwic' o szerokosc szyny 8bitowego herculesa ?
przeciez to dziala. a adres karty jest tylko w innym miejscu niz simm'y.
>Moje watpliwosci odnosnie P dotycza wlasnie sytuacji, w ktorej on ma
>ochote na cale 64 a pamiec ma jeden 32 SIMM i nie moze w jednym
>dostepie obsluzyc.
wlasnie po to sa linie blokujace zeby procesor nawet jak chce, musial
wyslac po polowce albo w cwiartkach. wtedy sygnaly BE0 - BE3 traktuje
sie jako najmlodsze bity adresowe. po odpowiednim przekodowaniu rzecz
jasna :))
>ktos wymyslil taka opcje - ale nie wiem po co, jezeli w jakiej
>aplikacji jest taka potrzeba (mysle raczej o tzw. embedded systems) to
>zawsze jest P OverDrive.
przy adresowaniu starej ISA tak jest w istocie.
>A juz calkiem nie widze jak P mialby zgadywac
>co ma zrobic w sytuacji gdy sa banki obsadzone w pelni i do tego jakis
>niepelny.
chipset plyty tym rzadzi. w wiekszosci plyt pod pentium pozwala
na zapis do-z simm'ow na pelnej szerokosci. przez to konstrukcyjnie
sa prostsze. ale nie ma przeszkod technicznych dla stworzenia chipset'u ktory
by wymosil na procesorze adresowanie tylko po polowce, tak jak to ma miejsce
w komunikacji z kartami rozszerzen na isa. na vlm/pci zreszta tez :)
bo ilubitowe one sa ? :)))) cache nie ma tu nic do zeczy.
>Kontrolery cache/szyny (o ktorych niestety wiem jeszcze mniej :-( )
>moga to spokojnie zalatwic, pytanie tylko za jaka cene? W
>szczegolnosci chodzilo mi o to, czy taka plyta w zaleznosci od
>sytuacji przelacza sie pomiedzy trybami 32 i 64 dostepu do pamieci,
>czy na stale (niezaleznie od obsadzenia bankow) uzywa 32.
>
> Jurek
chipset musi obsluzyc wszystkie dostepne do tej pory architektury.
czyli musi przelknac nawet 8bitow. z tym ze ze wzgledu na szybkosc komunikacji
z pamiecia (i cache) dla pamieci wystawia pelna szerokosc szyny procesora.
dopiero niedawno sie pojawily chipset'y ktore umozliwiaja zawezenie szyny
pamieci.
ps: czy ktos wie ze w czasacj panowania 486 firma ...... compaq (byla mowa :)
wypuscila server gdzie pamiec byla 64bitowa przy 32bitowym 486 ?
dzieki temu zwiekszyli transfer do/z pamieci a pozostalymi podzespolami.
chipset z jednej strony (pamiec) mial 64bity, i dzielil to na polowki
dla procesora. i na jeszcze mniejsze kawalki dla innych zeczy jak byla
potrzeba (ach ta DMA :)
no starczy na dzisiaj tego chrzanienia. jak cos nakopalem to prostujcie :)
--
oOOo /===================================\
/=====\__/=====/ http://avalon.wbc.lublin.pl/~znik |
| Grzegorz Szyszlo mailto:ZNIK_at_avalon.wbc.lublin.pl |
\===================================================/
To archiwum zostało wygenerowane przez hypermail 2.1.7 : Tue 18 May 2004 - 12:39:18 MET DST